職責(zé)描述：
1、基于設(shè)計需求和方案完成測試點(diǎn)分解；
2、基于設(shè)計方案完成驗(yàn)證方案撰寫和平臺搭建；
3、完成用例編寫、調(diào)試和設(shè)計問題分析；
4、完成功能仿真、網(wǎng)表仿真和后仿真；
任職要求：
1、大學(xué)本科及以上，本科4年或碩士2年以上工作經(jīng)驗(yàn)；
2、參與過2個以上的芯片項(xiàng)目驗(yàn)證工作；
3、能夠基于設(shè)計方案完成驗(yàn)證方案撰寫和平臺搭建；
4、熟練掌握SystemVerilog語言，VMM/UVM方法學(xué)；
5、熟練掌握VCS、IES等仿真工具使用；
6、熟練掌握Makefile，Perl、Phython等腳本使用；